当晶体管从 FinFET 走向GAAFET，制造工艺也从“平面图形加工”进入更加复杂的三维结构构建阶段。本案例通过一套超过 100 个独立工艺操作组成的完整流程，展示 GAA如何从版图与工艺定义出发，一步步形成 Fin、STI、Dummy Gate、NMOS/PMOS 源漏外延、悬空 Nanosheet、High-k/Metal Gate 与最终接触结构。

 

01 为什么 GAA 更需要“看得见”的三维工艺

GAA Nanosheet 的难点，不只是器件尺寸更小，而是关键结构隐藏在三维内部：Si/SiGe 多层堆叠如何变成悬空纳米片?牺牲层去除后，Si Nanosheet 是否保持连续?源漏选择性外延最终会形成怎样的晶面形貌?High-k 与金属栅能否进入片层之间并真正包围沟道?

 

GAA 版图 / Mask 定义

 

IntelliFab 中的完整工艺流程与参数

 

如果只看二维 Mask 或一张 Process Table，很难直观判断每一步制造之后器件究竟变成了什么样。因此，本案例关注的不是“画一个最终 GAA 模型”，而是把版图、材料、工艺顺序和工艺参数组织成一条可执行的虚拟制造流程，逐步观察三维结构演化。

从版图到三维结构的工作链

Blueprint 用于创建和检查 GAA.vec 版图;IntelliFab 创建工艺流程单 GAA.fabx;FabSim 根据版图与完整流程逐步计算三维制造结构，可运行全流程，也可以停在任意关键节点观察中间状态。

 

02 从 Si/SiGe 多层外延开始：先为 Nanosheet“埋下结构”

GAA Nanosheet 的沟道不是一次刻蚀直接得到的。流程首先构建交替的 SiGe / Si 多层结构，随后通过硬掩膜、光刻以及多材料刻蚀，将整个多层堆叠加工成 Fin Array。Si 层最终保留为沟道，而 SiGe 层在后续 Channel Release 中承担牺牲层角色。

 

Si/SiGe 交替外延堆叠经过图形化后形成 Fin Array

 

在这一阶段，工程上需要关注的不只是 Fin 的外形，还包括 Si/SiGe 交替层是否完整、Fin 侧壁是否连续，以及阵列间距和方向是否符合预期。这些细节决定了后续 Nanosheet 释放后的几何基础。

 

03 STI 与 Dummy Gate：建立沟道、栅极和源漏的空间边界

Fin 形成后，通过 SiO₂ 填充、CMP 以及后续 recess / patterning 形成 STI(Shallow Trench Isolation)，一方面隔离相邻有源区，另一方面控制上部 Fin 的有效暴露高度。随后使用 SiO₂、PolySi、CMP、patterning 与 Si₃N₄ 相关操作建立 Dummy Gate，为后续 Replacement Metal Gate 工艺预留结构空间。

 

STI 形成后

 

Dummy Gate 形成后器件的 Gate / Channel / S/D 空间关系逐步建立

 

04 源漏外延：不是“长一块材料”，而是晶向相关的三维生长

NMOS 与 PMOS 源漏区域分别进行局部图形化、recess 和选择性外延。当前案例中，NMOS 使用 Si:P selective epitaxy，PMOS 使用 SiGe:B selective epitaxy，从而在同一套完整 GAA CMOS 流程中体现不同器件区域的源漏材料差异。

 

晶向相关生长速率的方向分布示意：通过不同晶向速率控制外延三维形貌

 

NMOS / PMOS 源漏外延形成后的三维结构状态

 

在软件中，这一阶段可以直接比较 NMOS 与 PMOS 源漏材料和形貌差异，检查 S/D 与沟道堆叠端部是否正确连接，并确认外延材料没有错误侵入中央 Gate 区域。对于后续进一步的工艺标定，还可以继续将不同晶向速率与实验 SEM / TEM 形貌对应。

这一阶段的技术亮点

外延并不是简单的各向同性几何膨胀。案例允许通过调整不同晶体取向的沉积速率获得不同外延形貌，即用 R = R(hkl) 的方式描述晶向相关生长。这对于 Si:P、SiGe:B 等具有明显 facet 特征的选择性源漏外延尤为重要。

 

05 Channel Release：真正的 Nanosheet 在这一刻出现

Channel Release 是整个 GAA 流程中最有代表性的三维结构转变之一。流程先去除 Dummy Gate / PolySi，打开 Replacement Gate cavity;随后选择性去除作为牺牲层的 SiGe，在当前案例中采用 SiGe wet sacrificial etch。

 

Dummy Gate 去除与 SiGe 牺牲层刻蚀过程：Si Nanosheet 从多层堆叠中被逐步释放

 

当 SiGe 被移除后，原本夹在其中的 Si 层被保留下来，连续薄层首次成为彼此分离、悬空的 Nanosheet Channel。此时可以直接检查 Gate cavity 是否正确打开、目标 SiGe 是否被完全去除，以及剩余 Si Nanosheet 是否保持连续与完整。

 

06 High-k / Metal Gate：从悬空纳米片到真正的 Gate-All-Around

Nanosheet 释放完成后，流程进入 High-k / Metal Gate(HKMG)阶段。当前案例包含 HfO₂、TaN、TiN、TiAl、W 沉积 以及 CMP 等操作。这里真正需要观察的，不只是“有没有沉积材料”，而是栅介质和金属栅是否进入 Nanosheet 之间的狭小空间，并从三维上包围释放后的 Si 沟道。

High-k / Metal Gate 形成：栅材料进入片层间隙并围绕 Nanosheet Channel

 

这一步把 Gate-All-Around 从一个概念变成可直接观察的三维几何关系：沟道不再只是位于栅极旁边，而是被 Gate Dielectric 与 Metal Gate 从空间上环绕。

 

07 完成接触：从工艺结构走向完整器件

完成 HKMG 之后，使用 TiSi₂、Ti、TiN、W 等材料完成接触与金属填充，并通过 CMP 得到目标表面，最后形成 Gate Contact，使外部互连能够连接已完成的 HKMG 栅结构。

 

S/D Contact 形成

Gate Contact 完成后的最终 GAA 三维结构

在最终结构中，可以从多个观察方向检查 Contact 与 S/D 的对准关系、金属与源漏连接、Gate Contact 所在位置，以及 Gate 与 S/D Contact 之间是否保持正确隔离。至此，一套从 Si/SiGe 多层外延开始的 GAAFET虚拟制造流程完整闭环。

 

为什么“过程”比只看最终模型更重要

先进半导体工艺的工程问题，往往并不是“最终结构长什么样”，而是“哪一步导致它变成这样”。例如：recess 深度变化会怎样影响后续源漏外延?晶向速率变化会怎样改变 facet?SiGe Release 不充分会不会留下桥连?栅介质或金属填充不足时，问题会出现在 Nanosheet 间隙的哪里?

 

本案例建立的核心路径

Layout → Process Flow → Process Parameters → 3D Structure Evolution

通过这条路径，二维版图、材料与复杂工艺序列被转化为可以逐步运行、检查和比较的三维虚拟制造过程。

基于这一完整案例，Si/SiGe Stack、Fin、STI、Dummy Gate、NMOS/PMOS S/D、Channel Release、HKMG 与 Contact 等主要 GAA 模块可以在同一个项目中连续展示。其价值不仅体现在技术演示，还可用于先进器件工艺教学与培训、客户技术沟通、不同工艺设置下几何结构的比较，以及为后续 TCAD、CAD/CAE 或其他多物理场分析准备由工艺驱动生成的三维结构。

 

让工艺流程真正“看得见”

从 Si/SiGe 多层外延，到 Fin、STI、Dummy Gate;

从 Si:P / SiGe:B 源漏选择性外延，到 SiGe 牺牲层释放;

再到 High-k / Metal Gate 环绕沟道并形成最终 Contact。

GAA 的复杂，不是只存在于工艺表里。它也可以成为一条可运行、可观察、可复用的三维制造路径。